大阪電気通信大学　教員情報データベース >中瀬　泰伸

電気電子工学科　所属教員一覧

中瀬　泰伸　Yasunobu　NAKASE 画像の説明

  • 所属部署
    工学部 電気電子工学科 教授
    大学院 工学研究科 電子通信工学専攻 教授
  • 専門分野
    集積回路工学
  • 研究テーマ
    環境発電向超低消費電力DC-DCコンバータ
    アナログ回路の低電力化設計
    組込みシステム
  • URL
  • 経歴
    • 学歴
      立命館大学 理工学部数学物理学科 卒業
      立命館大学大学院 理工学研究科 前期博士課程 修了
    • 職歴
      三菱電機株式会社 (1983-2003)
      ルネサスエレクトロニクス株式会社 (2003-2013)
      株式会社メガチップス (2013-2016)
      大阪電気通信大学 工学部 電気電子工学科 教授 (2016-)
  • 取得学位
    博士 (工学) (大阪大学 1999)
  • 受賞、顕彰など
  1. Best Paper award in Algorithm and Architecture field,
    IEEE International Conference on Computer Design : VLSI in Computers & Processors (1993年)
  • 所属学会
    電子情報通信学会

中瀬　泰伸　Yasunobu　NAKASE

  • 所属部署
    工学部 電気電子工学科 教授
    大学院 工学研究科 電子通信工学専攻 教授
  • 学科・学部の運営
  1. 大学就職委員(2021～2024年)
  2. 学科主任(2019～2020年度)
  3. リメディアル数学(2017、2021年度)

  • 委員会、センター、研究所等の学内組織における活動
  1. 職場発明審査委員(2023年度)
  2. 図書館委員(2016～2018年度)

  • 本学と外部の産官学機関等との連携活動
  1. 電気主任技術者認定校2024年度カリキュラム改正に伴う変更届
  2. 電気主任技術者認定校立入監査対応(2023年度)
  3. 関西電気関連学会准員および学生員のための講演会(2018年度)
    (株)メガチップス「MEMSで性能向上する電子デバイス」
  4. 電気主任技術者認定校申請手続(2018年度)

  • 高大連携、オープンキャンパス、公開講座などの対外的活動
  1. 高大IoT連携授業(2024/2/21～2/22)
  2. オープンキャンパス展示&説明(2023年8/19、9/10)
  3. 高大連携(2019～2020年度)
  4. オープンキャンパス展示(2018～2019年度)
    「マイクロコンピュータによる温度/湿度/気圧計とGPS受信器」

  • その他

中瀬　泰伸　Yasunobu　NAKASE

  • 所属部署
    工学部 電気電子工学科 教授
    大学院 工学研究科 電子通信工学専攻 教授
  • 学部教育（講義）
    電気回路1、電気回路1(再履修)
    電気電子工学入門
    基礎電子回路、基礎電子回路(再履修)
    電子回路演習
    プロジェクト活動演習1
    電気電子工学実験3
    デジタル電子回路
    プレゼミナール


  • 大学院教育（講義）
    集積デバイス工学


  • 資格講座（講義）
    第三種電気主任技術者試験


  • 論文等指導
    • 卒業論文等の指導: 68名(2023年度まで)
    • 修士論文等の指導: 0名
    • 博士論文等の指導: 0名

ティーチング・ポートフォリオ

  • 授業に臨む姿勢
    • 一方的に知識を伝えるのではなく、発言の機会を増やしたり、授業の進め方の意見を聞くなど学生が主体的に授業に参加できるよう心がけている。
  • 教育活動自己評価
    • アンケート結果を参考に講義内容および方法を毎年改善している。
  • 授業改善のための研修活動等
    • 学内で開催されるFDに参加する。
    • 教育方法や学生心理などについて様々な媒体から知識を得る。
  • 能動的学修（アクティブ・ラーニング）の取組
    • 電気電子工学実験3では、座学で既に学んだ知識を使って課題に取り組んでもらう。既に得た知識を利用する観点から復習することで、深く理解できる構成にしている。
    • プレゼミでは、課題の調査結果や就活状況などをプレゼンする機会を増やしている。インプットだけではなくアウトプットのやり方を学んでもらう。
  • 主要担当授業科目の概要と具体的な達成目標
    • 電気回路1および基礎電子回路は電気電子工学科の基礎となる非常に重要な科目である。低年次配当科目でもあるので、高校までの暗記する勉強法ではなく、理解する勉強法に意識を変えてもらうよう努力している。試験は暗記ではなく理解度を見るようにする。高校の数学も復習しながら、勉強法のポイントを示すことで60%以上の合格を目指す。
  • 具体的な達成目標に対する達成度
    • 合格率は毎年高くはないが、ほぼ達成できている。
  • 学生からの要望への対応
    • 講義内容の難度を下げる要望が毎年たくさんある。しかし、大学生として最低限身につけておかなければならないレベルは維持しなければならない。そのため、重要(勉強すべき)ポイントを示し、効率良く勉強できるようにしている。

中瀬　泰伸　Yasunobu　NAKASE

  • 所属部署
    工学部 電気電子工学科 教授
    大学院 工学研究科 電子通信工学専攻 教授
  • 著書


  • 学術論文・作品など
  1. Yasunobu Nakase, Yasuhiro Ido, Tsukasa Oishi, and Toru Shimizu, “On-Chip Single-Inductor Dual-Output DC-DC Boost Converter Having Off-Chip Power Transistor Drive and Micro- Computer Controlled MPPT Modes,” IEICE Trans. on Electronics, Vol.E96-C, No.11, pp.1420-1427, Nov. 2013.
  2. Yasunobu Nakase, Shinichi Hirose, Hiroshi Onoda, Yasuhiro Ido, Yoshiaki Shimizu, Tsukasa Oishi, Toshio Kumamoto, and Toru Shimizu, “0.5V Start-up 87% Efficiency 0.75mm2 On-Chip Feed-Forward Single- Inductor Dual-Output (SIDO) Boost DC-DC Converter for Battery and Solar Cell Operation Sensor Network Micro-Computer Integration,” IEEE Journal of Solid-State Circuits, Vol.48, No.8, pp.1933-1942, Aug. 2013.
  3. Takahiro Shimada, Hiromi Notani, Yasunobu Nakase, Hiroshi Maikino, and Shuhei Iwade, “A Wide Range 1.0V-3.6V 200Mbps, Push-Pull Output Buffer Using Parasitic Bipolar Transistors,” IEICE Trans. on Electronics, Vol.E87-C, No.4, pp.571-577, Apr. 2004.
  4. Hisakazu Sato, Yasuhiro Nunomura, Niichi Itoh, Koji Nii, Kanako Yoshida, Jingo Nakanishi, Yasunobu Nakase, Hiroshi Makino, Akira Yamada, Takahiko Arakawa, Hiroyuki Kondo, Yuichi Hirano, Takashi Ipposhi, and Shuhei Iwade, “A Low-power Microcontroller with Body-Tied SOI Technology,” IEICE Trans. on Electronics, Vol.E87-C, No.4, pp.563-570, Apr. 2004.
  5. Takashi Kurafuji, Yasunobu Nakase, Hidehiro Takata, Yukinaga Imamura, Rei Akiyama, Tadao Yamanaka, Atsushi Iwabu, Shutaro Yasuda, Toshitugu Miwa, Yasuhiro Nunomura, Niichi Itoh, Tetsuya Kagemoto, Nobuharu Yoshioka, Takeshi Shibagaki, Hiroyuki Kondo, Masayuki Koyama, Takahiko Arakawa, and Shuhei Iwade, “Selective-Sets Resizable Cache Memory Design for High-Performance and Low-Power CPU Core,” IEICE Trans. on Electronics, Vol.E87-C, No.4, pp.535-542, Apr. 2004.
  6. Niichi Itoh, Yuka Naemura, Hiroshi Makino, Yasunobu Nakase, Tsutomu Yoshihara, and Yasutaka Horiba, “A 600-MHz 54 x 54-bit Multiplier with Rectangular-Styled Wallace Tree,” IEEE Journal of Solid-State Circuits, Vol.36, No.2, pp.249-257, Feb. 2001.
  7. Yasunobu Nakase, Yoshikazu Morooka, David J. Perlman, Daniel J. Kolor, Jae-Myoung Choi, Hyun J. Shin, Tsutomu Yoshimura, Naoya Watanabe, Yoshio Matsuda, Masaki Kumanoya, and Michihiro Yamada, “Source-Synchronization and Timing Vernier Techniques for 1.2 GB/s SLDRAM Interface,” IEEE Journal of Solid-State Circuits, Vol.34, No.4, pp.494-501, Apr. 1999.
  8. (Invited Paper) Yasuhiro Konishi, Yasunobu Nakase, Katsushi Asahina, Makoto Taniguchi, and Michihiro Yamada, “Interface Technologies for Memories and ASICs - Review and Future Direction -,” IEICE Trans. on Electronics, Vol.E82-C, No.3, pp.438-447, Mar. 1999.
  9. Yasunobu Nakase, Hiroyuki Kono, Yoshio Matsuda, and Hisanori Hamano, “A 250 MHz Dual Port Cursor RAM Using Dynamic Data Alignment Architecture,” IEICE Trans. on Electronics, Vol.E81-C, No.11, pp.1750-1756, Nov. 1998.
  10. Y.Nakase, A.Iwabu, K.Mashiko, Y.Matsuda, and T.Tokuda, “Complementary half-swing bus architecture and its application for wide band SRAM macros,” IEE Proceedings - Circuits, Devices and Systems, Vol.145, No.5, pp.337-342, Oct. 1998.
  11. Yasunobu Nakase, Koichiro Mashiko, Yoshio Matsuda and Takeshi Tokuda, “A 300 MHz Dual Port Palette RAM Using Port Swap Architecture,” IEICE Trans. on Electronics, Vol.E81-C, No.9, pp.1484-1490, Sep. 1998.
  12. Hiroaki Suzuki, Hiroyuki Morinaka, Hiroshi Makino, Yasunobu Nakase, Koichiro Mashiko, and Tadashi Sumi, “Leading-Zero Anticipatory Logic for High-Speed Floating Point Addition,” IEEE Journal of Solid-State Circuits, Vol.31, No.8, pp.1157-1164, Aug. 1996.
  13. Hiroshi Makino, Yasunobu Nakase, Hiroaki Suzuki, Hiroyuki Morinaka, Hirofumi Shinohara, and Koichiro Mashiko, “An 8.8-ns 54x54-Bit Multiplier with High Speed Redundant Binary Architecture,” IEEE Journal of Solid-State Circuits, Vol.31, No.6, pp.773-783, Jun. 1996.
  14. Hiroshi Makino, Hiroaki Suzuki, Hiroyuki Morinaka, Yasunobu Nakase, Koichiro Mashiko, and Tadashi Sumi, “A 286 MHz 64-b Floating Point Multiplier with Enhanced CG Operation,” IEEE Journal of Solid-State Circuits, Vol.31, No.4, pp.504-513, Apr. 1996.
  15. Hiroshi Makino, Hiroaki Suzuki, Hiroyuki Morinaka, Yasunobu Nakase, Hirofumi Shinohara, Koichiro Mashiko, Tadashi Sumi, and Yasutaka Horiba, "A Design of High-Speed 4-2 Compressor for Fast Multiplier," IEICE Trans. on Electronics, Vol.E79-C, No.4, pp.538-548, Apr 1996.
  16. Hiroyuki Morinaka, Hiroshi Makino, Yasunobu Nakase, Hiroaki Suzuki, Koichiro Mashiko, and Tadashi Sumi, "A 2.6-ns 64-b Fast and Small CMOS Adder," IEICE Trans. on Electronics, Vol.E79-C, No.4, pp.530-537, Apr. 1996.
  17. Yasunobu Nakase, Hiroaki Suzuki, Hiroshi Makino, Hirofumi Shinohara, and Koichiro Mashiko, "A BiCMOS Wired-OR Logic," IEEE Journal of Solid-State Circuits, Vol.30, No.6, pp.622-628, Jun. 1995.
  18. Yasunobu Nakase, Kakutaro Suda, Koichiro Mashiko, Tatsuhiko Ikeda, and Shinpei Kayano, "A 2-ns 16K Bipolar ECL RAM with Reduced Word-Line Voltage Swing," IEEE Journal of Solid-State Circuits, Vol.26, No.4, pp.518-524, Apr. 1991.
  19. [Letter] Yasunobu Nakase, Kenji Anami, Tohru Shiomi, Atsushi Ohba, and Shinpei Kayano, "A Macro Analysis of Soft Errors in Static RAMs," IEEE Journal of Solid-State Circuits, Vol.23, No.2, pp.604-605, Apr. 1988.
  20. Shinpei Kayano, Kenji Anami, Yasunobu Nakase, Tohru Shiomi, and Tatsuhiko Ikeda, "A Double-Word-Line Structure in Bipolar ECL Random Access Memory," IEEE Journal of Solid-State Circuits, Vol.22, No.4, pp.543-547, August 1987.

  • 国際会議、国内会議、発表会、コンクールなど
    • 国際会議(査読有り)
  1. Ryota Yasudo, Takahiro Kagami, Hideharu Amano, Yasunobu Nakase, Masashi Watanabe, Tsukasa Oishi, Toru Shimizu, Tadao Nakamura, "Design of a Low Power NoC Router using Marching Memory Through type," International Symposium on Network-on-Chip, 5.3, Sep. 2014.
  2. Ryota Yasudo, Takahiro Kagami, Hideharu Amano, Yasunobu Nakase, Masashi Watanebe, Tsukasa Oishi, Toru Shimizu, Tadao Nakamura, "A Low Power NoC Router Using the Marching Memory Through Type," Pro. of the Cool Chips XVII, March 2014.
  3. Yasunobu Nakase, Yasuhiro Ido, Tsukasa Oishi, Toshio Kumamoto, and Toru Shimizu, “Wide Input Range from 80mV to 3V Operation On-Chip Single-Inductor Dual-Output (SIDO) DC-DC Boost Converter with Self-Adjusting Clock Duty for Sensor Network Applications,” IEEE Asian Solid-State Circuits Conference (A-SSCC) Proc. Technical Papers, Nov. 2013.
  4. Yasunobu Nakase, Shinichi Hirose, Hiroshi Onoda, Yasuhiro Ido, Yoshiaki Shimizu, Tsukasa Oishi, Toshio Kumamoto, and Toru Shimizu, “On-Chip Single-Inductor Dual-Output DC-DC Boost Converter Having Dual Output/Input Modes for Utilizing External Power Transistor Drive and Micro-Computer Controlled MPPT,” IEEE Asian Solid-State Circuits Conference (A-SSCC) Proc. Technical Papers, pp.25-28, Nov. 2012.
  5. Yasunobu Nakase, Shinichi Hirose, Hiroshi Onoda, Yasuhiro Ido, Yoshiaki Shimizu, Tsukasa Oishi, Toshio Kumamoto, and Toru Shimizu, “A 0.5V Start-up 87% Efficiency 0.75mm2 On-Chip Feed-Forward Single- Inductor Dual-Output (SIDO) Boost DC-DC Converter for Battery and Solar Cell Operation Sensor Network Micro-Computer Integration,” Proc. IEEE Custom Integrated Circuits Conference (CICC), 16-6, Sep. 2012.
  6. Yasunobu Nakase, Shinichi Hirose, Toru Goda, Kehui Hu, Hiroshi Onoda, Yasuhiro Ido, Hiroyuki Kono, Wei Kong, Wei Zhang, Tsukasa Oishi, Shintaro Mori, and Toru Shimizu, “0.8V Start-up 92% Efficiency On-Chip Boost DC-DC Converters for Battery Operation Micro-Computers,” IEEE Asian Solid-State Circuits Conference (A-SSCC) Proc. Technical Papers, pp.21-24, Nov. 2011.
  7. M.Yabuuchi, K.Nii, Y.Tsukamoto, S.Ohbayashi, Y.Nakase, and H.Shinohara, “A 45nm 0.6V Operation Cross-Point 8T SRAM with Negative Biased Write/Read assist,” Symposium on VLSI Circuits Dig. Technical Papers, pp.158-159, Jun. 2009.
  8. Jingo Nakanishi, Hiromi Notani, Yasunobu Nakase and Hirofumi Shinohara, “Analysis Technique for Systematic Variation over Whole Shot and Wafer at 45 run Process Node,” IEEE International Conference on ASIC Dig. Technical Papers, pp.585-588, Oct. 2009.
  9. Jingo Nakanishi, Hiromi Notani, Yasunobu Nakase and Hirofumi Shinohara, “A Test Structure for Systematic Variation Measurement in Whole Shot at 45 nm Process Node,” International Conference on Computer Aided Design (ICCAD)　Workshop on Test Structure Design for Variability Characterization, Session 2.1, Nov. 2008.
  10. Takahiro Shimada, Hiromi Notani, Yasunobu Nakase, Hiroshi Maikino, and Shuhei Iwade, “A Wide Range 1.0V-3.6V 200Mbps, Push-Pull Output Buffer Using Parasitic Bipolar Transistors,” Symposium on VLSI Circuits Dig. Technical Papers, pp.243-246, Jun. 2003.
  11. Yasuhiro Nunomura, Hisakazu Sato, Niichi Itoh, Koji Nii, Kanako Yoshida, Chikako Nakanishi, Hironobu Ito, Jingo Nakanishi, Hidehiro Takata, Yasunobu Nakase, Hiroshi Makino, Akira Yamada, Takahiko Arakawa, Tsutomu Yoshihara, and Shuhei Iwade, “Evaluation of a Microcontroller in Body-Tied SOI Technology,” Cool Chips VI Dig. Technical Papers, pp.147-150, Apr. 2003.
  12. H.Sato, N.Ito, K.Yoshida, Y.Nakase, H.Makino, A.Yamada, T.Arakawa, S.Iwade, T.Ipposhi, “A 400MHz 183mW Microcontroller in Body-Tied SOI Technology,” IEEE International Solid-State Circuits Conference (ISSCC) Dig. Technical Papers, pp.110-111, Feb. 2003.
  13. Niich Ito, Yuka Naemura, Hiroshi Makino, and Yasunobu Nakase, “A Compact 54 x 54-bit Multiplier with Improved Wallace-Tree Structure,” Symposium on VLSI Circuits Dig. Technical Papers, pp.15-16, Jun. 1999.
  14. Tsutomu Yoshimura, Yasunobu Nakase, Naoya Watanabe, Yoshikazu Morooka, Yoshio Matsuda, Masaki Kumanoya, and Hisanori Hamano, “A Delay-Locked Loop and 90-degree Phase Shifter for 800 Mbps Double Data Rate Memories,” Symposium on VLSI Circuits Dig. Technical Papers, pp.66-67, Jun. 1998.
  15. Yoshikazu Morooka, Yasunobu Nakase, Jae-Myoung Choi, Hyun J. Shin, David J. Perlman, Daniel J. Kolor, Tsutomu Yoshimura, Naoya Watanabe, Yoshio Matsuda, Masaki Kumanoya, Michihiro Yamada, “Source Synchronization and Timing Vernier Techniques for 1.2 GB/s SLDRAM Interface,” IEEE International Solid-State Circuits Conference (ISSCC) Dig. Technical Papers, pp.160-161, Feb. 1998.
  16. Yasunobu Nakase, Hiroyuki Kono, and Takeshi Tokuda, "A 250 MHz Dual Port Cursor RAM using Dynamic Data Alignment Architecture," Proc. IEEE Custom Integrated Circuits Conference (CICC), pp.271-274, May 1997.
  17. Yasunobu Nakase, Koichiro Mashiko, and Takeshi Tokuda, “A 300 MHz Dual Port Graphics RAM using Port Swap Architecture,” IEEE International Solid-State Circuits Conference (ISSCC) Dig. Technical Papers, pp.400-401, Feb. 1997.
  18. Yasunobu Nakase, Harufusa Kondo, Atsushi Iwabu, Koichiro Mashiko, and Tadashi Sumi, "A High Speed Wide Band SRAM Macro using Complementary Half-Swing Bus Architecture," Proc. 22nd European Solid-State Circuits Conference (ESSIRC), pp.384-387, Sep. 1996.
  19. Hiroshi Makino, Hiroaki Suzuki, Hiroyuki Morinaka, Yasunobu Nakase, and Koichiro Mashiko, "A 285 MHz 64-bit Floating Point Multiplier with Enhanced CG Operation," Symposium on VLSI Circuits Dig. Technical Papers, pp.15-16, Jun. 1995.
  20. Hiroaki Suzuki, Yasunobu Nakase, Hiroshi Makino, Hiroyuki Morinaka, and Koichiro Mashiko, "Leading-zero Anticipatory Logic for High-speed Floating Point Addition," Proc. IEEE Custom Integrated Circuits Conference (CICC), pp.589-592, May 1995.
  21. Hiroyuki Morinaka, Hiroshi Makino, Yasunobu Nakase, Hiroaki Suzuki, and Koichiro Mashiko, "A 64-bit Carry Look-ahead CMOS Adder using Modified Carry Select," Proc. IEEE Custom Integrated Circuits Conference (CICC), pp.585-588, May 1995.
  22. Hiroshi Makino, Yasunobu Nakase, and Hirofumi Shinohara, "An 8.8-ns 54 x 54-bit Multiplier Using New Redundant Binary Architecture," Proc. IEEE International Conference on Computer Design : VLSI in Computers & Processors, pp.202-205, Oct. 1993.
  23. Y.Nakase, T.Ikeda, K.Mashiko, and S.Kayano, “A 2ns 16K ECL RAM with Reduced Word Line Voltage Swing,” Symposium on VLSI Circuits Dig. Tech. Papers, pp.47-48, Jun. 1990.
  24. Y.Nakase, K.Anami, T.Shiomi, and S.Kayano, “A Double Word Line structure in ECL RAM,” Symposium on VLSI Technology Dig. Tech. Papers, pp.75-76., May 1986.
  • 国内会議
  1. 安戸僚汰、加賀美崇紘、天野英晴、中瀬泰伸、渡邊政志、大石司、清水徹、中村維男、「マーチングメモリスルータイプを用いたNoCルータ」、電子情報通信学会デザインガイア2013、信学技報CPSY2013-71, pp. 71-76、2013年11月、鹿児島県文化センター
  2. 中瀬泰伸、井戸康弘、大石司、熊本敏夫、清水徹、「センサネットワーク電源用0.5V起動フィードフォワード制御による1入力2出力オンチップ昇圧DC-DCコンバータ」、電子情報通信学会集積回路研究会、信学技報ICD2013-36、pp.75-80、2013年7月、サンリフレ函館
  3. 【依頼講演】薮内誠、新居浩二、塚本康正、中瀬泰伸、篠原尋史、「負バイアス回路で動作マージンを改善したクロスポイント8T-SRAM」、電子情報通信学会集積回路研究会、信学技報ICD2010-3 (2010-4) pp.13-16、2010年4月、湘南工大
  4. 島田岳洋、野谷宏美、中瀬泰伸、牧野博之、岩出秀平、「寄生バイポーラトランジスタを用いた1.0V-3.6V、200Mbpsプッシュプル型出力バッファ」、電子情報通信学会集積回路研究会、信学技報SDM2003-125, ICD2003-58 (2003-08) pp.49-54、2003年8月、北海道大学
  5. 伊藤仁一、苗村由花、牧野博之、中瀬泰伸、「改良型Wallace-Treeを用いたコンパクト54×54-bit乗算器の設計」、電子情報通信学会集積回路研究会、信学技報ED99-56, SDM99-30, ICD99-38(1999-06) pp.9-16、1999年6月、沖縄NTTプラザでいご
  6. 吉村勉、中瀬泰伸、渡邊直也、諸岡毅一、兵三正彦、松田吉雄、熊野谷正樹、「800Mbps動作DDRメモリ対応DLLおよび90°位相シフタ」、電子情報通信学会集積回路研究会、信学技報ED98-65, SDM98-65, ICD98-64(1998-06) pp.17-24、1998年6月、神戸大学
  7. 中瀬泰伸、岩部睦、近藤晴房、益子耕一郎、松田吉雄、徳田健、「相補動作ハーフスイングバスとワイドバンドSRAMマクロへの応用」、電子情報通信学会集積回路研究会、信学技報DSP97-99, SDM97-137, ICD97-153(1997-10) pp.23-30、1997年10月、大阪大学
  8. Masahiko Ishiwaki, Hiromi Notani, Harufusa Kondoh, Hirotaka Saito, Atsushi Iwabu, Kazuo Kawaguchi, Masaya Kitao, Yasunobu Nakase, Yoshio Matsuda, and Takeshi Tokuda, “Searchable Address Queue for ATM switch,”, Proceedings International Workshop on Advanced LSI’s 1997 pp.221-227, July, 1997, Seoul, Korea
  9. 牧野博之、鈴木弘明、森中浩之、中瀬泰伸、益子耕一郎、角正、「CGに適した機能を有する286MHz、64ビット浮動小数点乗算器」、電子情報通信学会集積回路研究会、信学技報DSP95-99, ICD95-148(1995-10) pp.13-20、1995年10月、東北大学
  10. 鈴木弘明、森中浩之、牧野博之、中瀬泰伸、益子耕一郎、角正、「高速浮動小数点加算器のための桁落ちシフト量予測回路の提案」、電子情報通信学会集積回路研究会、信学技報DSP95-98, ICD95-147(1995-10) pp.7-12、1995年10月、東北大学
  11. 森中浩之、牧野博之、鈴木弘明、中瀬泰伸、益子耕一郎、角正、「新しいキャリーセレクト方式(MCS)を使った64ビットキャリールックアヘッドCMOS加算器」、電子情報通信学会集積回路研究会、信学技報DSP95-97, ICD95-146(1995-10) pp.1-6、1995年10月、東北大学
  12. 中瀬泰伸、須田核太郎、鈴木弘明、牧野博之、篠原尋史、「BiCMOSワイヤドOR論理」、電子情報通信学会集積回路研究会、信学技報ED93-38, ICD93-37(1993-06) pp.25-33、1993年6月、北海道大学
  • 発表会
  1. 中瀬泰伸、穴見健治、塩見徹、茅野晋平、「スタティックRAMのソフトエラーにおける保持電流の効果」、昭和60年度電子通信学会半導体・材料部門全国大会p.2-151、1985年11月、豊橋技術科学大学
  2. 塩見徹、穴見健治、中瀬泰伸、茅野晋平、「ECL RAMのシミュレーションによる臨界電荷量の導出」、昭和60年度電子通信学会半導体・材料部門全国大会p.2-150、1985年11月、豊橋技術科学大学
  3. 中瀬泰伸、穴見健治、茅野晋平、「ECL RAMのアクセス時間のトランジスタパラメータに対する感度解析」、昭和60年度電子通信学会総合全国大会p.2-236、1985年3月、神奈川大学
  • 紀要
  1. 中瀬泰伸,"電圧制御昇圧DC-DCコンバータの位相補償についての考察", FERI Activity Report 2021(Vol.32) pp.107-111
  2. 中瀬泰伸,"Study on Optimal Switching Cycle Time of On-chip DC-DC Boost Converter Operating below 0.1V Input Voltage for Energy Harvesting Applications", FERI Activity Report 2018(Vol.29) pp.81-86.
  3. 中瀬泰伸,"フィードバック制御を用いない1入力2出力昇圧DC-DCコンバータ", FERI Activity Report 2017(Vol.28) pp.71-78.


  • 外部資金の獲得、特許・著作権等の知財権の取得など
    • 外部資金
  1. 先端デバイスにおけるトランジスタ特性ばらつき評価技術の開発　2008年10月～2009年3月
    (株式会社半導体先端テクノロジーズ(SELETE))
  • 国内特許
  1. 中瀬泰伸、特開2016-136658、「画像センサ」、2016年7月28日
  2. 中瀬泰伸、特開2016-100806、「画像センサ」、2016年5月30日
  3. 中瀬泰伸、特許5604596、「DC/DCコンバータ」、2014年10月8日
  4. 新居浩二、中瀬泰伸、特許4152668、「半導体記憶装置」、2008年9月17日
  5. 中西甚吾、中瀬泰伸、特許4083894、「位相同期ループ回路および電圧制御型発振器」、2008年4月30日
  6. 中瀬泰伸、野谷宏美、特許3980383、「半導体集積回路装置」、2007年9月26日
  7. 中瀬泰伸、特許3927867、「半導体装置」、2007年6月13日
  8. 中瀬泰伸、特許3892078、「半導体記憶装置」、2007年3月14日
  9. 中瀬泰伸、特許3640703、「バス駆動回路、レシーバ回路およびバスシステム」、2005年4月20日
  10. 中瀬泰伸、特許3628833、「カーソルメモリ」、2005年3月16日
  11. 中瀬泰伸、特許3606951、「半導体記憶装置」、2005年1月5日
  12. 渡邉哲也、新居浩二、中瀬泰伸、特許4408610、「スタティック型半導体記憶装置」、2002年8月9日
  13. 上田公大、中瀬泰伸、特許3065672、「ゲートアレイ方式の半導体集積回路装置」、2000年7月17日
  • 米国特許
  1. Yasunobu Nakase, US6930941,“Semiconductor memory device having potential amplitude of global bit line pair restricted to partial swing,” 2005/08/16
  2. Yasunobu Nakase, US6771109,”Semiconductor device with interface circuitry having operating speed during low voltage mode improved,”2004/08/03
  3. Yasunobu Nakase, US6765413,”Bus circuit preventing delay of the operational speed and design method thereof,” 2004/07/20
  4. Tetsuya Watanabe, Koji Nii, Yasunobu Nakase, US6717842,”Static type semiconductor memory device with dummy memory cell,” 2004/04/06
  5. Yasunobu Nakase, Tsutomu Yoshimura, Yoshikazu Morooka, Naoya Watanabe, US6392897,“Circuit module,” 2002/05/21
  6. Niichi Itoh, Yasunobu Nakase, Tetsuya Watanabe, Chikayoshi Morishima, US6327166,”Semiconductor device,” 2001/12/04
  7. Niichi Itoh, Yasunobu Nakase, Tetsuya Watanabe, Chikayoshi Morishima, US6128208,” Semiconductor device,” 2000/10/03
  8. Chikayoshi Morishima, Yasunobu Nakase, Tetsuya Watanabe, Niichi Itoh, US6201758,”Semiconductor memory device permitting time required for writing data to be reduced,” 2001/03/13
  9. Yasunobu Nakase, US5982366,”Cursor memory,”1999/11/09
  10. Naoya Watanabe, Yoshikazu Morooka, Tsutomu Yoshimura, Yasunobu Nkase, US5963502,”Clock-synchronous type semiconductor memory device capable of outputting read clock signal at correct timing,”1999/10/05
  11. Yasunobu Nakase, US5774410,”Semiconductor storage device,” 1998/06/30
  12. Yasunobu Nakase, US5574687,”Semiconductor memory,”1996/11/12
  13. Yasunobu Nakase, US5428302,”Logic circuit with controlled current supply output,”1995/06/27
  14. Kimio Ueda, Yasunobu Nakase,US5298774,”Gate array system semiconductor integrated circuit device,”1994/03/29


  • 学会等における活動（学術集会の組織、雑誌編集など）
  1. 電子情報通信学会　英文論文誌査読委員　2006年6月～現在
  2. 電子情報通信学会　英文論文誌編集委員　2003年6月～2006年5月
  3. Asia and South Pacific Design Automation Conference (ASP-DAC)
    University LSI Design Contest Committee member 1998年

中瀬　泰伸　Yasunobu　NAKASE

  • 所属部署
    工学部 電気電子工学科 教授
    大学院 工学研究科 電子通信工学専攻 教授
  • 地域社会における貢献


  • 公的機関等における委員・役員など
  1. (株)半導体理工学研究センター(STARC)　低電力技術支援小委員会委員　
    2001年10月～2002年9月
  2. (社)電子情報技術産業協会(JEITA)　低電力ICサブコミティ委員　
    1998年6月～2002年10月


  • 学会等の財団法人・社団法人における組織運営


  • 国内外における災害救助活動、NPO 活動など


  • その他

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